Delta39K™ ISR™
CPLD 系列
在FPGA密度的CPLD
特点
•高密度
— 30K盖茨可用来200K
— 512到3072宏单元
— 136到428最大I / O pins
—投入，包括四十二专用时钟pins,
通用我四/ O控制信号pins和四个JTAG
对边界扫描和重新配置接口pins -
urability
嵌入式记忆体
— 80K到480K bits嵌入式SRAM
• 16K的（双端口）96K bits通道内存
高速– 233-MHz在系统运行
AnyVolt™ interface
— 3.3V, 2.5V,1.8V,和1.5V I / O能力
低功耗运行
— 0.18-mm 6层金属SRAM为基础的逻辑进程
— Full-CMOS实施乘积项阵列
—待机低电流一样5mA
•简单的计时模式
—没有充分16产品使用条款/宏蜂窝罚款
—没有单一产品转向长期拖延或共享
•灵活定时
—传播意识到 PLL所有四个时钟网络驱动器
•允许输入时钟扩频0.6%
•几个乘，除和相移选项
—四次同步时钟网络设备
—本地产生的乘积项时钟
—时钟极性控制在每寄存器
•进位链逻辑算法快速，高效的歌剧
系统蒸发散
•多个I / O标准支持
—的LVCMOS (3.3/3.0/2.5/1.8V),的LVTTL，3.3V PCI, SSTL2
(I-II), SSTL3 (I-II), HSTL (I-IV),和GTL+
•兼容NOBL™, ZBT™,和QDR™静态存储器
•可编程摆率控制在每个I / O引脚
•用户可编程总线能力保持每个I / O引脚
•完全3.3V的PCI兼容（以66-MHz 64-bit PCI规范，
牧师. 2.2)
•的CompactPCI热插拔准备
•多个软件包/引出线提供跨所有密度
— 208到676在pins PQFP,和BGA,包FBGA
—密度设计，简化整个迁移
—自启动包中BGA和FBGA 解决方案
•在系统内可编程 (ISR™)
— JTAG兼容板上编程
—设计变更的变化不会引起接脚分布
• IEEE1149.1 JTAG边界扫描
•
•
•
•
开发软件
•
经
®
— IEEE 1076/1164 VHDL或Verilog的背景下IEEE 1364
敏感的编辑
—有源高密度脂蛋白FSM图形化的有限状态机编辑器
—有源高密度脂蛋白SIM合成后定时模拟器
—建筑Explorer的详细设计分析
—静态时序分析仪的关键路径分析
—在Windows上使用
95/98/2000/XP™和
视窗NT™为$99
—支持所有赛普拉斯可编程逻辑产品
Delta39K™ ISR CPLD 系列成员
典型
Gates
[1]
16K – 48K
23K – 72K
46K – 144K
77K – 241K
92K – 288K
集群
内存
（千位）
64
96
192
320
384
频道
内存
（千位）
16
24
48
80
96
最大
I / O的Pins
174
218
302
386
428
f
MAX2
(MHz)
233
233
222
181
181
速吨
帕金森病
Pin-to-Pin
(ns)
7.2
7.2
7.5
8.5
8.5
待机I
CC
[2]
T
A
= 25°C
3.3/2.5V
5 mA
5 mA
10 mA
20 mA
20 mA
设备
39K30
39K50
39K100
39K165
39K200
宏单元
512
768
1536
2560
3072
Notes:
1. Upper limit of typical gates is calculated by assuming only 10% of the channel memory is used.
2. Standby I
CC
values are with PLL not utilized, no output load and stable inputs.
赛普拉斯半导体公司
文件#: 38-03039致*H
•
3901北一芯片间隔
•
San Jose
•
CA 95134 • 408-943-2600
8月修订1, 2003
Delta39K™ ISR™
CPLD 系列
在FPGA密度的CPLD
特点
•高密度
— 30K盖茨可用来200K
— 512到3072宏单元
— 136到428最大I / O pins
—投入，包括四十二专用时钟pins,
通用我四/ O控制信号pins和四个JTAG
对边界扫描和重新配置接口pins -
urability
嵌入式记忆体
— 80K到480K bits嵌入式SRAM
• 16K的（双端口）96K bits通道内存
高速– 233-MHz在系统运行
AnyVolt™ interface
— 3.3V, 2.5V,1.8V,和1.5V I / O能力
低功耗运行
— 0.18-mm 6层金属SRAM为基础的逻辑进程
— Full-CMOS实施乘积项阵列
—待机低电流一样5mA
•简单的计时模式
—没有充分16产品使用条款/宏蜂窝罚款
—没有单一产品转向长期拖延或共享
•灵活定时
—传播意识到 PLL所有四个时钟网络驱动器
•允许输入时钟扩频0.6%
•几个乘，除和相移选项
—四次同步时钟网络设备
—本地产生的乘积项时钟
—时钟极性控制在每寄存器
•进位链逻辑算法快速，高效的歌剧
系统蒸发散
•多个I / O标准支持
—的LVCMOS (3.3/3.0/2.5/1.8V),的LVTTL，3.3V PCI, SSTL2
(I-II), SSTL3 (I-II), HSTL (I-IV),和GTL+
•兼容NOBL™, ZBT™,和QDR™静态存储器
•可编程摆率控制在每个I / O引脚
•用户可编程总线能力保持每个I / O引脚
•完全3.3V的PCI兼容（以66-MHz 64-bit PCI规范，
牧师. 2.2)
•的CompactPCI热插拔准备
•多个软件包/引出线提供跨所有密度
— 208到676在pins PQFP,和BGA,包FBGA
—密度设计，简化整个迁移
—自启动包中BGA和FBGA 解决方案
•在系统内可编程 (ISR™)
— JTAG兼容板上编程
—设计变更的变化不会引起接脚分布
• IEEE1149.1 JTAG边界扫描
•
•
•
•
开发软件
•
经
®
— IEEE 1076/1164 VHDL或Verilog的背景下IEEE 1364
敏感的编辑
—有源高密度脂蛋白FSM图形化的有限状态机编辑器
—有源高密度脂蛋白SIM合成后定时模拟器
—建筑Explorer的详细设计分析
—静态时序分析仪的关键路径分析
—在Windows上使用
95/98/2000/XP™和
视窗NT™为$99
—支持所有赛普拉斯可编程逻辑产品
Delta39K™ ISR CPLD 系列成员
典型
Gates
[1]
16K – 48K
23K – 72K
46K – 144K
77K – 241K
92K – 288K
集群
内存
（千位）
64
96
192
320
384
频道
内存
（千位）
16
24
48
80
96
最大
I / O的Pins
174
218
302
386
428
f
MAX2
(MHz)
233
233
222
181
181
速吨
帕金森病
Pin-to-Pin
(ns)
7.2
7.2
7.5
8.5
8.5
待机I
CC
[2]
T
A
= 25°C
3.3/2.5V
5 mA
5 mA
10 mA
20 mA
20 mA
设备
39K30
39K50
39K100
39K165
39K200
宏单元
512
768
1536
2560
3072
Notes:
1. Upper limit of typical gates is calculated by assuming only 10% of the channel memory is used.
2. Standby I
CC
values are with PLL not utilized, no output load and stable inputs.
赛普拉斯半导体公司
文件#: 38-03039致*H
•
3901北一芯片间隔
•
San Jose
•
CA 95134 • 408-943-2600
8月修订1, 2003
